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VerilogHDLshejifengpingqihe32weijishuqi
- 本文件介绍的是用VerilogHDL语言设计分频器和32位计数器.-This paper presents the design using Verilog HDL language Frequency Divider and 32 counters.
2410ucos
- 基于Verilog HDL的电梯系统设计
Verilog_HDL
- Verilog HDL程序设计教程，非常实用，对学习Verilog非常有用。
VerilogHDL_p2s_s2p
- 在微型计算机系统中, CPU与外部的基本通信方式有两种,一种是并行通信即数据的各位同 时传送,其优点是传输速度较快,但数据有多少位就需要多少条传送线 而串行通信中数据一位一位顺序传 送,能节省传送线. 用Verilog HDL语言实现了串并、并串通信接口之间的转换
VerilogHDLDigtialSystemDesign
- Verilog HDL数字设计与综合 夏宇闻译（第二版）
FromAlgorithmToAchievmentOfHardware
- 从算法设计到硬线逻辑的实现 Verilog HDL牛人编写的有关经典书籍，其中包含很多例子
VerilogQuickRef3up2
- Quick Reference for Verilog HDL
Veilogbook
- 第一章 数字信号处理、计算、程序、算法和硬线逻辑的基本概念 第二章 Verilog HDL设计方法概述 第三章 Verilog HDL的基本语法 第四章 不同抽象级别的Verilog HDL模型 第五章 基本运算逻辑和它们的Verilog HDL模型 第六章 运算和数据流动控制逻辑 第七章 有限状态机和可综合风格的Verilog HDL
VerilogHDLshujicaiji
- 基于Verilog HDL设计的自动数据采集系统 介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、Verilog HDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明：该采集系统具有很高的实用价值，极大地提高了系统的信号处理能力。
MAC
- 本文首先讨论了以太网介质访问控制MAC的功能和工作过程。接着介绍了以太网MAC芯片的一种设计方案，对MAC的功能进行了逻辑划分。据此可以用Verilog HDL或VHDL来加以描述，并进一步用FPCA或ASIC来加以实现，也可做成以太网MAC核.
dpll_fpga
- 基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
2005-9-5-M8AY1EQBIPZD4SWW
- 介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、Verilog HDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明：该采集系统具有很高的实用价值，极大地提高了系统的信号处理能力。
compress VLSI结构设计研究
- 高速图像压缩编码器的VLSI结构设计研究.kdh 相当有水平的博士论文。里面详细讲到了如何设计小波变换VLSI结构。并对verilog hdl设计结构进行了评估
pld MegaWizard Plug-In Manager
- 利用QuartusII的"MegaWizard Plug-In Manager", 设计输入数据宽度是4bit的ADD、SUB、MULT、DIVIDE、COMPARE 把它们作为一个project,DEVICE选用EPF10K70RC240-4，对它们进行 时序仿真，将仿真波形（输入输出选用group）在一页纸上打印出来。 2.利用QuartusII的"MegaWizard Plug-In Manager"中的LPM_
VHDLorverilogHDL
- 选择VHDL还是verilog HDL，说明文档-Choice of VHDL or verilog HDL, documentation
QUARTUS_II_compile_and_simulate
- Verilog HDL 在QUARTUS II下的编译和仿真顺序-Verilog HDL in QUARTUS II compiler and simulation under the order of
SDRAMController
- 璁茶Вsdram鐨勬搷浣滐紝闄勬湁verilog hdl浠ｇ爜
shuoming
- 使用Verilog HDL进行数字逻辑设计、综合、仿真的步骤及工具软件使用简要说明.doc
I2C_interface
- FPGA的I2C总线模拟，采用verilog HDL语言编写-I2C bus of the FPGA simulation, verilog HDL language used